Durante décadas, a indústria da computação seguiu uma fórmula simples: fabricar transistores menores e embalar mais deles em um wafer. Esta estratégia impulsionou o extraordinário crescimento do poder computacional previsto pela Lei de Moore. Mas à medida que os componentes se aproximam da escala atómica, os engenheiros encontram cada vez mais os limites físicos do silício e os efeitos da mecânica quântica.
Muitos pesquisadores acreditam que os próximos grandes avanços não virão da redução ainda maior dos dispositivos, mas da construção crescente.
Uma equipe liderada por Qing Cao, professor de ciência e engenharia de materiais na Faculdade de Engenharia Grainger da Universidade de Illinois, demonstrou um novo método de empilhar múltiplas camadas de dispositivos eletrônicos de silício diretamente umas sobre as outras. Esta abordagem pode aumentar significativamente a densidade da computação, melhorar o desempenho e reduzir o consumo de energia, ao mesmo tempo que amplia o progresso que tem impulsionado a indústria de semicondutores há mais de meio século.
“Pegue algo tão simples como a memória estática de acesso aleatório, que é comum em CPUs e GPUs. Hoje, são necessários seis dispositivos microeletrônicos chamados transistores em um avião para armazenar um pouco de informação. Com a integração vertical, você pode distribuí-los em várias camadas. É como substituir um subúrbio extenso por um prédio alto: você obtém a mesma funcionalidade, mas com menos espaço, ao mesmo tempo que torna a comunicação entre as camadas mais rápida e eficiente”, explica Cao da Comunicação mais rápida e eficiente entre camadas.
Os pesquisadores relataram que seu processo alcançou rendimentos de dispositivos de 98-100% ao usar silício monocristalino padrão, o material semicondutor que sustenta a eletrônica moderna. Os resultados sugerem que a tecnologia poderá eventualmente ser adotada por fabricantes comerciais de chips.
“A integração vertical já está começando a chegar aos dispositivos comerciais, especialmente em hardware dedicado de IA, mas é a integração de matriz única que pode desbloquear todo o potencial dos chips 3D”, disse Cao. “Pela primeira vez, atingimos o orçamento térmico da integração 3D de matriz única usando silício monocristalino padrão e entregamos um desempenho sem precedentes.”
Os resultados da pesquisa foram publicados em naturezauma revista que raramente publica artigos de pesquisa em microeletrônica de silício.
Por que a indústria de semicondutores está crescendo
A Lei de Moore orientou o desenvolvimento de chips por cerca de 60 anos. Este princípio prevê que a densidade dos transistores nos circuitos integrados duplicará aproximadamente a cada dois anos, levando a processadores mais rápidos e eficientes.
Esta tendência manteve-se extremamente bem, mas está a tornar-se cada vez mais difícil de sustentar.
“De certa forma, estamos atingindo os limites da física”, disse Cao. “Se você observar o tamanho real dos transistores, verá que eles não estão diminuindo, especialmente em termos de espaçamento entre portas de contato. Isso ocorre porque estamos cada vez mais limitados pelas propriedades materiais inerentes ao silício e pelas regras fundamentais da mecânica quântica. Se quisermos manter a tendência de aumentar o poder de processamento do microprocessador, temos que começar a pensar além de apenas comprimir mais dispositivos em uma única superfície.”
Dispositivos empilhados verticalmente oferecem uma opção atraente. Em vez de continuar diminuindo o tamanho de um único transistor, os engenheiros podem empilhar várias camadas de circuitos umas sobre as outras. Isso não apenas cria mais espaço para os componentes, mas também encurta as distâncias de fiação, reduz a capacitância parasita e aumenta significativamente a largura de banda de comunicação entre as diferentes partes da matriz.
Estas vantagens são especialmente importantes para a inteligência artificial e outras aplicações de computação com uso intensivo de dados.
O futuro dos wafers 3D de chip único
As atuais tecnologias comerciais de wafer 3D já usam empilhamento, mas normalmente envolvem a fabricação de dispositivos semicondutores em wafers separados antes de colá-los. Como memória de alta largura de banda e tecnologia 3D V-Cache da AMD.
Embora bem-sucedidos, esses métodos têm suas limitações. O alinhamento entre as camadas é relativamente áspero e as conexões verticais chamadas vias de silício (TSVs) são relativamente grandes e esparsas.
A integração 3D monolítica adota uma abordagem diferente. Em vez de unir wafers completos, cada nova camada de componente é fabricada diretamente sobre a camada de dispositivo anterior. Isso permite conexões verticais mais densas, distâncias menores entre camadas e precisão de alinhamento medida em nanômetros.
Os pesquisadores estudam esse conceito há anos porque ele pode melhorar a conectividade entre camadas de 10 a 100 vezes em comparação com os métodos tradicionais de empilhamento.
Resolver problemas de refrigeração
O maior obstáculo à integração de matriz única é a temperatura.
A produção de silício cristalino de alta qualidade e a fabricação de componentes semicondutores de alto desempenho normalmente requerem temperaturas próximas de 1.000 graus Celsius. No entanto, uma vez que as interconexões metálicas já estão presentes em camadas completas do circuito, tais temperaturas podem destruí-las.
“É geralmente aceito na indústria que, uma vez concluída a primeira camada do circuito, o orçamento térmico para quaisquer camadas adicionais seja limitado a 400 graus Celsius”, disse Cao. “Pesquisadores acadêmicos e industriais tentaram resolver esse problema usando materiais semicondutores diferentes do silício monocristalino para as camadas superiores. Mas os dispositivos resultantes inevitavelmente encontrarão problemas de desempenho e confiabilidade.”
Esforços anteriores exploraram alternativas, incluindo silício policristalino, óxidos metálicos amorfos e nanocristalinos, nanotubos de carbono e semicondutores bidimensionais. No entanto, estes materiais introduzem frequentemente limitações ou falhas de desempenho que resultam numa incompatibilidade com os transístores de silício subjacentes.
Nanofilme de silício ultrafino permite fabricação em baixas temperaturas
A equipe de Illinois desenvolveu um processo que mantém as vantagens do silício monocristalino, ao mesmo tempo que permanece bem abaixo dos limites térmicos.
Este método começa com a criação de nanofilmes de silício ultrafinos e independentes a partir de um wafer doador. Esses filmes são então transferidos por meio de um laminador de rolos para um substrato receptor que já contém o circuito completo. O processo de colagem requer uma temperatura não superior a 200 graus Celsius.
Como a camada de silício mantém sua qualidade cristalina, o dispositivo resultante mantém forte desempenho e confiabilidade, ao mesmo tempo em que permanece seguro dentro do orçamento térmico necessário para integração de matriz única.
“Nossa abordagem não é apenas mais fácil de implementar e menos dispendiosa, mas também oferece várias vantagens em relação aos métodos anteriores de empilhamento de wafers de silício”, disse Cao. “Os filmes que transferimos têm apenas 10 nanômetros ou menos de espessura, em comparação com os 500 a 700 mícrons de espessura dos wafers típicos.”
Alto desempenho em pilha de três camadas
Os pesquisadores também redesenharam a arquitetura do transistor.
A fabricação tradicional de transistores depende de um processo chamado dopagem, que introduz impurezas no silício para controlar o comportamento elétrico. Este processo normalmente requer temperaturas acima de 600 graus Celsius.
Para evitar essas temperaturas, a equipe usou transistores sem junção. Nestes dispositivos, o silício é dopado de maneira uniforme e pesada antes do início do processo de empilhamento. O filme de silício extremamente fino ainda permite o controle eficaz da porta do transistor, enquanto altos níveis de dopagem ajudam a reduzir a resistência de contato parasita.
Usando essa estratégia, os pesquisadores criaram três pilhas de camadas, cada uma contendo 625 transistores. O dispositivo apresenta forte uniformidade e alto rendimento de fabricação.
Suas densidades de corrente de saída correspondem às dos transistores de silício convencionais fabricados em wafers em massa em temperaturas mais altas. Eles também apresentam desempenho pelo menos três a quatro vezes melhor do que dispositivos monolíticos feitos de materiais alternativos.
A equipe usou interconexões metálicas verticais para conectar as camadas e demonstrou com sucesso circuitos lógicos tridimensionais e células estáticas de memória de acesso aleatório.
Rumo à fabricação comercial de semicondutores
Talvez o resultado mais importante, disse Cao, seja a escalabilidade do processo.
“Mas o mais importante é que mostramos que este processo é escalonável”, disse Cao. “Você pode continuar empilhando camadas além das três que demonstramos. Este processo produzirá transistores de alto desempenho com altos rendimentos e baixa variabilidade. Agora temos uma base sólida para transferir esta tecnologia e demonstrar sua promessa imediata em fundições industriais de semicondutores.”
O trabalho está sendo conduzido através do Accelerated Performance Advanced Semiconductor Wafer Center da Grainger Engineering em Illinois, onde os parceiros da indústria incluem IBM, Intel e TSMC.
Os pesquisadores estão agora se preparando para transferir a tecnologia para fundições industriais de semicondutores, um passo importante em direção à produção comercial de verdadeiros wafers de silício 3D monolíticos.
Outros colaboradores do estudo incluem Bao Lam, Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja e Jia-Min Zhuo.
O financiamento foi fornecido pela National Science Foundation, pelo Accelerated Performance Advanced Semiconductor Wafer Center da Grainger Engineering em Illinois e por parceiros da indústria no Silicon Crossroads Microelectronics Common Center.
